简单加法器运算图片

⑴ 什么是一位全加器

能够计算低位进位的二进制加法电路为一位全加器。而半加器电路指对两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路。是实现两个一位二进制数的加法运算电路。

一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。

半加器没有接收进位的输入端，全加器有进位输入端，在将两个多位二进制数相加时，除了最低位外，每一位都要考虑来自低位的进位，半加器则不用考虑，只需要考虑两个输入端相加即可。

半加器有两个输入和两个输出，输入可以标识为 A、B 或 X、Y，输出通常标识为合 S 和进制 C。A 和 B 经 XOR 运算后即为 S，经 AND 运算后即为 C。

全加器引入了进制值的输入，以计算较大的数。为区分全加器的两个进制线，在输入端的记作 Ci 或 Cin，在输出端的则记作 Co 或 Cout。半加器简写为 H.A.，全加器简写为 F.A.。

半加器：半加器的电路图半加器有两个二进制的输入，其将输入的值相加，并输出结果到和（Sum）和进制（Carry）。半加器虽能产生进制值，但半加器本身并不能处理进制值。

全加器：全加器三个二进制的输入，其中一个是进制值的输入，所以全加器可以处理进制值。全加器可以用两个半加器组合而成。

⑵ 什么是半加器和全加器,他们之间是怎样运算的

数字系统中算术运算都是利用加法进行的，因此加法器是数字系统中最基本的运算单元。由于二进制运算可以用逻辑运算来表示，因此可以用逻辑设计的方法来设计运算电路。加法在数字系统中分为全加和半加，所以加法器也分为全加器和半加器。 半加器不考虑低位向本位的进位，因此它有两个输入端和两个输出端。
设加数（输入端）为A、B ；和为S ；向高位的进位为Ci+1
函数的逻辑表达式为： S=A+B ； Ci+1=AB+1 由于全加器考虑低位向高位的进位，所以它有三个输入端和两个输出端。
设输入变量为（加数）A、B、 Ci-1，输出变量为 S、 Ci+1
函数的逻辑表达式为：S=ABCi-1+ABCi-1+ABCi-1+ABCi-1=ABCi-1
Ci+1=ABCi-1+ABCi-1+ABCi-1+ABCi-1 =（AB）Ci-1+AB 因为加法器是数字系统中最基本的逻辑器件，所以它的应用很广。它可用于二进制的减法运算、乘法运算，BCD码的加、减法，码组变换，数码比较等

⑶ 画出全加器逻辑图并给出进位公式

二进制全加器

用于门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。提供与非门的是74LS86，有4个与非门。

加法器由一个加法位和一个进位位组成。 进位位可以通过与门实现。 加法位需要通过或门和与非门组建的异或门（需要与门将两个逻辑门连接）实现。

将加法位和进位位连接，实现加法位输出和进位位输出。 通过以上几步就已近组建好了一个半加器。 将两个半加器和一个或门连接就组建成了一个全加器（二进制加法器）。

若想实现更多位数需要将跟多的全加器连接，一个全加器是二位，八个全加器连接就是八位，同样n个相连就是n位。

参考资料来源：网络-全加器

⑷ 一位无进位二进制加法器例子

有人说：加法计算是计算机要做的唯一工作。因为有了加法器以后，就能做减法、乘法、除法等。那么我们就来看看加法器的原理到底是什么。

1、二进制加法表：

如上所示，一对二进制数相加的结果中具有两个数位，其中一位叫做加法位，另一位则叫做进位位。比如1加1等于0，进位为1

加法位如下所示：

进位位如下所示：

不知道这里大家看懂了没有？结合加法位和进位位的表格来看，举个例子，当为二进制的1+1的时候，从表格就可以推算出，其加法位的结果为0，进位位的结果为1，那么得到的二进制结果就为10。转换为十进制也就是2了。

2、加法器
从二进制加法表，我们找到了规律，记住！发明的任何事物的前提都是找到了规律，然后通过规律来进行总结和利用！
那么如果根据这个规律来做出一个可用的加法器呢？
我们知道电路通和断是两种状态，而这两种状态如果添加上一个灯泡。那么灯泡的亮和熄不就可以作为1和0来进行表示了吗？
那么我们就可以先把加法器的基本框架想象出来！

如上所示，两排开关作为加数，而灯泡作为结果。
开关通电作为0，开关闭合作为1
灯泡亮作为1，灯泡熄作为0.
那么我们接下来的事情，就是要设计出里面的逻辑电路，让灯泡表示的结果符合我们总结出来的二进制表中的规律。那么加法器不就做成功了吗？

3、加法器中的逻辑
上面我们说到进位的表格如下所示：

是不是很熟悉？我们的与门得到的结果似乎也是这样的呀

那是否就意味着可以利用与门来计算两个二进制加法的进位？没错！是的！

进位有这样的规律，那么加法位是否也有这样的规律呢？
加法位的表格是这样的：

虽然没有直接的方法可以获取到加法位的结果，但是你看下面！

通过一个或门+与非门能得到两个输出结果。这两个输出的结果和想要的结果的区别如下所示（这里的想要的结果，就是加法位的结果）

那么这个时候你观察下，或门的输入+与非门的输出，和想要的结果之间有什么关联吗？
是的，这两个结果做一个与的操作，就能得到想要的结果了！
即使用如下的电路图，就能实现一个加法位图标所示的逻辑！这个电路我们称为异或门！

异或门的符号记为：

4、小结一下
1、将两个二进制数相加将产生一个加法位和一个进位位，且这两个算法可以通过两个逻辑门来实现！

XOR：表示的是异或门
AND：表示的是与门

2、知道逻辑门可以实现算法后，我们可以使用下面的图来表示加法位和进位位的输出结果：

3、那为什么上面得到的叫半加器呢？因为他不够完善！半加器将两个二进制数相加，得到一个加法位和一个进位位。但是绝大多数二进制是多余1位的，半加器没有做到的是将之前一次的加法可能产生的进位位纳入到下一次运算。如下所示：

4、为了解决半加器的问题，我们接下来画个新的图：

分析该图：最左边第一个半加器的输入A和输入B，其输出是一个加和及相应的进位。这个和必须与前一列的进位输入相加，然后再吧他们输入到第二个半加器中。第二个半加器的输出和是最后的结果！

5、为什么加法器需要144个继电器？

6、如何使用全加器来组装加法器？
a、这是组装的最终结果

b、首先将最右端的两个开关和最右端的一个灯泡连接到一个全加器上

当两个二进制数相加时，第一列的处理方式和其他列有所不同，因为后面的几列可能包括来自前面加法的进位，而第一列不会！所以加法器的进位输入端是接地的。这表示第一位的进位输入是一个0。第一列二进制数相加后很可能会产生一个进位输出，这个进位输出是下一列加法的输入
c、加法器的8个全加器连接起来，应该就是如下图所示：

d、则8位二进制加法器的示意图如下所示：

⑸ 设计一位全加器，要求写出真值表，逻辑表达式，画出逻辑图

一位全加器(FA)的逻辑表达式为：S＝A⊕B⊕Cin，Co＝AB＋BCin＋ACin，其中A，B为要相加的数，Cin为进位输入，S为和，Co是进位输出。

如果要实现多位加法可以进行级联，就是串起来使用，比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法，

如果将全加器的输入置换成A和B的组合函数Xi和Y（S0…S3控制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构结构。即 X＝f（A，B)，Y＝f（A，B），不同的控制参数可以得到不同的组合函数，因而能够实现多种算术运算和逻辑运算。

(5)简单加法器运算图片扩展阅读：

全加器使用注意事项：

1、从半加器的真值表、电路图可以看出，半加器只能对单个二进制数进行加法操作，只有两个输入，无法接受低位的进位。

2、假设超前进位加法器中的每个门时延是t，对于4位加法，最多经过4t的时延，而且，即使增加更多的位数，其时延也是4t。

3、对比串行进位加法器和超前进位加法器，前者线路简单，时延与参与计算的二进制串长度成正比，而后者则是线路复杂，时延是固定值。通常对于32的二进制串，可以对其进行分组，每8位一组，组内加法用超前进位加法器，组间进位则用串行进位。采用这种折中方法，既保证了效率，又降低了内部线路复杂度

⑹ 谁有计算1+1=10、10+10=100,11+10=101.....的电路图

加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器是一种数位电路，其可进行数字的加法计算。在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。 加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。由于负数可用二的补数来表示，所以加减器也就不那么必要。
加法器电路原理
在计数体制中，通常用的是十进制，它有0，1，2，3，…，9十个数码，用它们来组成一个数。但在数字电路中，为了把电路的两个状态（1态和0态）和数码对应起来，采用二进制较为方便，二进制只有0和1两个数码。

⑺ 设计一个加法器

一、半加器
半加器是用于计算2个一个bit的二进制数a与b的和，输出结果是sum（s）和进位carry（c）。在多bit数的计算中，进位c将作为下一相邻bit的加法运算中。单个半加器的计算结果是2c+s。 真值表：
逻辑表达式：
Verilog描述为：
mole half_adder(
input a,
input b,
output c,
output s
);
assign c = a&b;
assign s = a^b;
endmole
电路图如下：
二、全加器
全加器不同于半加器是，全加器带有进位cin。输入为a，b，cin，输出为sum（s），进位carry（c），均是单bit信号。 s为a、b、cin三个单bit数的和，cout为a，b，cin三个数超过2后的进位。 真值表
逻辑表达式：
verilog描述：
mole full_add(
input a,
input b,
input cin,
output cout,
output s
);
assign s = a^b^cin;
assign cout = a&b | (cin & (a^b));
endmole
电路图：
表示符号：
三、行波进位加法器
N-bit加法器可以根据1-bit全加器组合而成。每个全加器的输出进位cout作为下一个全加器的输入进位cin，这种加法器称为行波进位加法器（Ripple-carry addr，简称RCA），如一个16bit加法器的结构如下所示，其中A、B为16bit的加数，S为A+B的和，c16为该加法器的输出：
由上图所知可以得到进位c16的结果依赖于c15,c14,c13,…c2,c1,c0，对于32bit，64bit等加法器，进位链将显得更加长。所以，行波进位加法器设计简单，只需要级联全加器即可，但它的缺点在于超长的进位链，限制了加法器的性能。
mole rca #(width=16)(
input [width-1:0] A,
input [width-1:0] B,
output [width-1:0] sum,
output cout
);
wire [width:0] temp;
assign temp[0] = 0;

genvar i;
for(i=0;i<width;i=i

⑻ 数字逻辑电路，求电路图！！用74LS192设计6进制减法计数器，外部反馈置数法

一、分析与方案选择 

（一）首先要使用74LS192或40192设计一个4进制计数器和一个7进制计数器，然后通过数码管来显示状态。两种进制间的切换可以通过一个单刀双掷开关来实现。其重点和难点在于设计一个4进制计数器和一个7进制计数器。

（二）通过分析74LS192和40192的特点，发现可以使用清零法来设计一个4进制计数器，而7进制则不能直接通过置数或者清零获得。因此我选择采用置数法将74LS192或40192设计的从0到7的8进制计数器改装为从1到7的计数器，然后再通过一个减法器使从1到7的计数器变为从0到6的7进制计数器。而减法器可以使用集成加法器和四个异或门来实现。 

二、主要元器件介绍  在本课程设计中，主要用到了74LS192计数器、7447译码器、74LS00与非门、7408与门、74LS136异或门、74283加法器、七段数码显示器和一个单刀双掷开关等元器件。 

（一）十进制同步可逆计数器74LS192 功能如下： 

1、 异步清零。74LS192的输入端异步清零信号CR，高电平有效。仅当CR=1时，计数器输出清零，与其他控制状态无关。 

2、步置数控制。LD非为异步置数控制端，低电平有效。当CR=0,LD非=0时，D1D2D3D4被置数,不受CP控制。 

3、 加法计数器，当CR和LD非均无有效输入时，即当CR=0、LD非=1,而减数计数器输入端CPd为高电平，计数脉冲从加法计数端CPu输入时，进行加法计数；当CPd和CPu条件互换时，则进行减法计数。 

4、保持。当CR=0、LD非=1（无有效输入），且当CRd=CPu=1时，计数器处于保持状态。 

5、进行加计数，并在Q3、Q0均为1、CPu=0时，即在计数状态为1001时，给出一进位信号。进行减计数，当Q3Q2Q1Q0=0000，且CPd=0时，BO非给出一错位信号。这就是十进制的技术规律。 

在设计过程中，我主要利用74LS192的计数功能，通过置数法和清零法将其改造为一个4进制计数器和一个7进制计数器。

五、总结

1、在电路仿真时候，觉得原理图是正确的，但运行不出想要的结果，把74LS192换成了同样是计数器的74LS161,结果可以实现4、7进制的转换，知道是这个芯片本身特点，要根据它自身的性质来修改原理图；

2、还有，接地的标号中要把Net选项选为GND，不然在PCB制作中将没有接地这一个选项出现；

3、在PCB板制作时，要对元器件不断调整位置来使排版最佳。

⑼ 全加器 是怎么进行运算的

全加器有3个输入端，A B 和C1，C1为进数输入，输出S为和，C2为进数输出

当A B =1，C1=0，二进制的 1+1 = 10，所以输出 S=0，进数输出 C=1，如上图橙色分段值显示。

当A B = 1，C1=1时，二进数的 1+1+1=11，所以输出 S=1，进数输出 C=1，如上图变化为蓝色分段值显示。